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ゲートレベル診断ツールを用いたトランジスタレベル故障診断法の開発

研究課題

産学が連携した研究開発成果の展開 研究成果展開事業 地域事業 地域イノベーション創出総合支援事業 シーズ発掘試験

研究代表者

樋上 喜信  愛媛大学, 大学院理工学研究科, 助教授

研究期間 (年度) 2007
概要これまでに、チップの診断手法として、トランジスタレベルのシミュレーションツールを用いる手法、および異常電流を検出する手法が提案されている。しかし、今後、益々複雑化・微細化の進むVLSIに対しては、これらの診断手法では膨大な実行時間が必要となってしまう。この課題を解決するために、本研究では、既存のゲートレベルのシミュレーションツールを用いて、トランジスタレベル相当の故障診断を可能とする、VLSI用の細部欠陥診断アルゴリズムの確立を目指す。

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JSTプロジェクトデータベース掲載開始日: 2016-04-26   JSTプロジェクトデータベース最終更新日: 2025-03-26  

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