システムLSI用 ループフィルタ省略型 位相同期回路の開発・研究
研究代表者 |
池辺 将之 北海道大学, 大学院情報科学研究科, 准教授
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| 研究期間 (年度) |
2008
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| 概要 | 本提案型PLL(位相同期回路))は、特性が簡略化され、ループフィルタ(LPF)を省略できる特徴がある。従来型PLLに比べ、回路の20～30%の小面積化、低消費電力化が可能である。また、ディジタル制御化も容易である。システムLSI搭載を目標とし、ピコ秒オーダーの高精度周期比較器を用いた完全な不感帯除去、プログラマブルなディジタル制御によって高速な位相同期(ロック)機構(μsecオーダーもしくはそれ以下)を実現するPLL回路構成の見通しを得る。
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