1. 前のページに戻る

フィボナッチ数列により最適化された超低消費電力・高速DACの開発

研究課題

産学が連携した研究開発成果の展開 研究成果展開事業 地域事業 地域イノベーション創出総合支援事業 シーズ発掘試験

研究代表者

Pokharel Ramesh  九州大学, システム情報科学研究院, 助教

研究期間 (年度) 2008
概要従来のデジタル回路では、CML(current mode logic)や3次元実装によりインダクタンス結合やソフトウエアからの最適化も提案されているが、消費電力がもっとも重要になるアナログ回路、例えばDAやAD変換回路の設計には低消費電力は半導体デバイスの微小化に伴い実現されている。本研究では、フィボナッチ数列を応用した新しいトランジスタ最適化手法により、次世代無線通信用超低消費電力・高速DA変換回路を開発する。

URL: 

JSTプロジェクトデータベース掲載開始日: 2016-04-26   JSTプロジェクトデータベース最終更新日: 2025-03-26  

サービス概要 よくある質問 利用規約

Powered by NII jst