低ジッタ時間差増幅回路を用いた超高分解能オンチップジッタ測定回路の開発

研究課題

研究責任者	新津葵一群馬大学, 大学院工学研究科, 助教
研究期間 (年度)	2011
概要	超高分解能ジッタ計測に向けた低ジッタ時間差増幅器の研究開発を行った。近年の位相同期ループ(PLL)技術の進化によりクロックの低ジッタ化が進んでおり、チップ上にて高分解能にてジッタを計測する技術の開発が期待されている。超高分解でのジッタ計測を行うためのアプローチとしては時間差増幅器の導入によるジッタ増幅が有効であるが、時間差増幅器が低ジッタでないと正確な測定が不可能となってしまう。そこで、本研究開発においては低ジッタ時間差増幅回路を開発することを目標とした。本研究開発により、時間差増幅器回路の低ジッタ化設計理論を確立し、その有効性を回路網シミュレーションにて確認した。今後の展開としては、実際にチップ上にて設計した回路技術の性能を評価することである。