炭化ケイ素半導体MOS構造の界面準位密度低減化プロセスの開発

研究課題

研究責任者	土方泰斗埼玉大学, 大学院理工学研究科, 准教授
研究期間 (年度)	2011
概要	本研究では、Si-MOSと比べ約2?3桁も高い界面準位密度を有する炭化ケイ素(SiC)半導体MOS構造の、界面準位密度を大幅に低減化するMOS作製プロセスの開発を行う。まず、界面準位発生の大幅な抑制が期待される極薄SiO2膜を低温成長し、この上にSiCが酸化しない程度の低温プロセスによってSiO2膜を堆積し、界面準位の低密度化を目指す。界面準位密度および酸化膜絶縁性という観点からMOS作製プロセスを評価し、プロセスの最適化を試みる。最終的には、最適化したMOS作製プロセスを実際のMOSFET作製プロセスに導入し、優れた低損失性能を有するSiC-MOSFETの実現を目指す。