脳型情報認識デバイス「SLID」のASIC化によるハードウェア実装に関する研究

研究課題

研究責任者	範公可電気通信大学, 情報理工学研究科先進理工学専攻, 准教授
研究期間 (年度)	2012 – 2013
概要	SLIDによる情報検出システムは、FPGAのCyclone IVで実装した。検出結果は3クロックサイクルで出力される。動作周波数が50MHzの場合、検出時間は60nsのである。その後、1一次元(1D)情報検出ハードウェアシステム及び2一次元(2D)情報検出ハードウェアシステムをそれぞれ0.18μmデジタルCMOS技術によって、ASICとして実装した。システムは、並列構造で作動し、更に、CPU及び任意の複雑なアルゴリズムを用いることなく、高速に並列にマルチマッチ結果を出力可能となった。並列構成のCAMブロック及び単純な論理演算回路によって実装された情報検出システムのハードウェアは、検出条件に対するマルチマッチ結果を出力し、高速かつ効率的な検索エンジンシステムに応用することが期待できる。